4/6 基本情報勉強進捗

学習時間<2.5h>

【CPU】
→制御装置と演算装置の2つで構成

制御装置
→記憶装置からプログラムの命令を取り出し解読し、それぞれの装置に指示を与えるコンピュータの中枢的な役割を担う

演算装置
→四則演算や論理演算を行う


【レジスタ】
→高速な記憶装置

～種類～

命令語
→命令部とアド部(オペランド部)で構成
参考:命令の種類によっては、アド部がないものや、複数あるものもある

命令レジスタ
→主記憶装置から取り出された命令を格納

命令アドレスレジスタ(プログラムカウンタ)
→実行すべき命令のアドを保持

インデックスレジスタ(指標レジスタ)
→アド指定に用いるレジスタ
参考:命令語のアド部を修飾するための増分値を保持。順番に処理する配列などに利用

ベースレジスタ(基底レジスタ)
→アド指定に用いるレジスタ
参考:命令語のアド部の値に加わえられる基準となるアドを保持。値を変更するだけでプログラムを主記憶装置上のどこに配置しても実行可能

アキュムレータ(累算器)
→被演算数と演算結果で一時的に保持する

デコーダ(解読器)
→命令の部分を解読する

汎用レジスタ
→特定の機能に限定せず多目的に使用

命令フェッチ(命令取り出し)
→命令アドレスレジスタで示されたアドの命令が命令レジスタに取り出される
参考:取り出された後、命令アドレスレジスタは、次の命令レジスタに取り出される

命令の解読
→命令の部分をデコーダにより解読
参考:演算命令であれば演算装置に指示がでる

実行アドレス計算
→命令のアドレス部は、アドレスレジスタに送られる
参考:アドレスレジスタは、実行に必要なDが入っているアドや、実行結果を格納するアドを計算して主記憶装置に指標

オペランド読出し
→演算の対象となるアドのDが、演算装置に送られる

命令の実行
→演算装置で計算が実行

演算結果格納
→演算結果が、再び主記憶装置に格納


命令実行サイクル
→読みだしから実行終了までの流れ
流れ:
命令フェッチ→命令の解読→実行アド計算→オペランド読みだし→命令の実行→演算結果格納


GHｚ(ギガヘルツ)
→1秒間に10^9回転